当前业内仍有一些人不相信UniversalChipletInteconnectExpress(UCIe)会成为未来通用的标准,部分问题在于互连标准从未真正完成。即使在今天,支持Internet(TCP/IP)的协议仍在继续发展。新技术、材料和封装概念的出现要求标准具有足够的灵活性,以满足行业内所有参与者的需求,包括IP提供商、设计公司、代工厂和封装商。
UCIe1.0于年3月2日发布,当时的初始目标包括物理die-to-dieI/O、市场对PCIe/CXL协议的接受,以及允许未来扩展的结构。一个重要的方面是考虑了所有主要的封装技术——硅中介层或桥、RDL扇出和有机基板或层压板。
摩尔定律从根本上说是经济地增加封装内晶体管数量的能力。Achronix产品规划高级主管NickIlyadis说:“如果看看当前缩小晶体管的能力,我们会因为物理问题而碰壁。能够在2D、2.5D甚至3D中集成功能,将是把我们的处理器或系统性能提升到下一个级别的关键。该行业需要一个标准化的互连,使我们能够扩大这些系统——不仅是在2.5D世界中,而且在3D世界中。”
集成趋势的延续意味着将过去在板级连接的东西转移到封装内。Eliyan的创始人和BunchofWires(BoW)的开发商RaminFarjadrad说“在系统和PCB中,要尝试移除封装并将每个芯片放在封装的基板上。通过这样做,可以节省这些封装的成本并解决这些Chiplet之间的带宽问题,因为它们之间可以有非常高的带宽(见图1)。这转化为更高的性能,但我们需要在这些Chiplet之间实现非常高效的芯片到芯片连接,就好像它们位于同一芯片上一样。”
图1:Chiplet技术的主要用例。(来源:Eliyan)
其他公司受到标线尺寸的限制,被迫使用多个芯片。ArterisIP产品管理高级总监GuillaumeBoillet表示:“现在大多数die-to-die来自同一供应商的设计之间的连接,这种情况也将会延续一段时间。在这种情况下,可以围绕GXSR或OpenHBI和BoW等简单解决方案构建更轻量级和定制的解决方案,以实现更小的间距和功耗。”
UCIe的推出并不完美。“推出的一个问题是围绕CXL和PCIe的信息传递,”SynopsysHPCIP高级总监MickPosner说。“这让市场上的许多人认为UCIe背负了很多包袱。但是任何阅读过规范的人都会看到规范中定义了多个层。它使UCIe适用于多种用例,而不仅仅是在其上使用CXL或PCIe连接的用例。”
BlueCheetah的联合创始人兼首席执行官、加州大学伯克利分校的兼职教授EladAlon说:“UCIe以牺牲其他一切为代价,采用了最终互操作性的方法。他们采用了PCIe、PCB的概念,并试图将其强加到Chiplet领域。添加了大量的开销,这对于绝大多数情况来说是没有必要的。更重要的是,它由于成本原因将整个市场的重要部分排除在外。例如,它不允许您使用少于一定层数的包。最终的互操作性是以人们关心的事情为代价的,例如成本、性能、复杂性、功率和这种性质的事情。”
不过,这并不一定都是坏事。SynopsysUCIeIP高级产品经理ManuelMota表示:“PCI和CXL协议确实带有一些不适合某些应用程序的遗留问题。这就是一些人感到震惊的地方。但这不是使用它的唯一方法。流协议就是一个很好的例子。它支持非常轻量级、非常低延迟的实现,将线路从一个结构、一个SoC上扩展到另一个SoC,并且涵盖了我们在市场上看到的许多用例。这是Chiplet生态系统朝着正确方向迈出的一步。至少在现阶段,其他标准和专有实施并不能实现这一点,因为它们还不完整,它们依赖于实施决策,依赖于定义其操作的关键方面。”
什么是UCIe?
与大多数通信协议一样,UCIe分为三个堆栈层:
物理层:这是封装介质的电气规范。它包括发射器和接收器,以及一个边带通道,以实现两个芯片之间的参数交换和协商。这包括逻辑PHY,它实现链路初始化、训练和校准算法,以及测试和修复功能。
Die-to-dieAdapterLayer:这定义了链路管理功能,以及协议仲裁和协商。定义了可选的纠错功能,它基于CRC和重试机制。
协议层:可以定义多个协议,但1.0版定义了PCIe、CXL和流协议。它主要是在其他标准和专有实现与UCIe竞争的物理层。UCIe使用时钟转发和单端、低压DDR信号(见图2)。
图2:UCIePHY架构框图。(来源:新思科技)
许多其他标准机构已经在该层上工作了较长时间,但尚未解决堆栈的更高级别(见图3)。
图3:物理层标准的范围。(来源:新思科技)
其中,BunchofWires(BoW)遥遥领先。Achronix的Ilyadis说:“一小部分公司在支持BoW,它们都在共同努力构建一个Chiplet系列。它略微领先于UCIe,因为它有一些流片。但它有点超前于市场,当UCIe进入时,许多公司都退出了标准流程。UCIe将是长期的幸存者,因为许多公司都希望确保互操作性。”
BoW的工作当然没有停止。BlueCheetah的Alon说:“在ODSA中,有一个以草案格式提供的链路层标准,我们期待它能很快获得正式批准。它专门解决了如何采用多个片上NoC并以合理兼容的方式跨多个Chiplet连接它们,同时仍保持灵活性的问题。”
ODSA接口的逻辑组件旨在支持用于两种最常见的Chiplet用例(封装聚合和裸片分解)的协议,跨越广泛的开放和专有D2DPHY,例如PCIe、CXL、CCIX、AXI和专有流媒体协议(见图4)
图4:ODSA分层通信堆栈。(来源:ODSA)
公司已经在尝试构建能够适应这两种标准的PHY,甚至在它们之上进行扩展。“我们有一个与UCIe向后兼容的PHY,”Eliyan的Farjadrad说。“对于需要它的应用程序,我们可以让它与UCIePHY一起运行。但我们超越了UCIe,可以同时进行双向通信。这使每根电线都比UCIe有2倍的优势。我们可以提供与先进封装类似的性能,但要使用有机基板。”
其他公司正朝着相反的方向发展。“我们有一些客户目前正在使用BoW,他们要求向后兼容,因为他们想转到UCIe,”CadenceUCIe产品线营销经理SueHungFung说。“BoW很受欢迎,但我们看到成员转而转向UCIe。我们预计HBI将进入休眠状态。另一个比较是AIB,它最初是为EMIB设计的。在UCIe规范的C节中,它提到了设计UCIeAIB可互操作PHY的未来实施计划。”
长期趋同
最终,所有这些标准组织都朝着一个相似的目标前进,即支持在高性能PHY上运行的大量链路层和协议。“UCIe目前的形式并不是一个理想的die-to-die接口,因为它基本上采用了PCIe卡协议——并将它们折叠成一个die-to-die接口,”伊利亚迪斯说。“如果您将外围设备放在处理器周围,这很好。但是,如果您正在尝试构建一个分解系统,那么您需要一些数据链路层支持的较低级别的协议,特别是ArmAMBA协议和诸如CHI之类的一致性协议。这些是系统设计人员用于AXI等片上结构的内容。”
这种遗留可能会产生长期成本。Farjadrad说:“PHY基本上是对一堆比特进行多路复用,然后在另一侧将它们解复用的东西。”“但如果你想遵循UCIe定义的确切协议,你必须提供某些边带信号(见图5)。这些信号的处理效率非常低,需要四个边带信号和两个额外的状态信号——六个凸点来管理链路。在BoW中,我们只需要一个额外的碰撞就可以做到这一点。添加它们不是一个挑战,但它确实会影响凹凸贴图的效率。即使你不在更高级别的协议中使用这些,你仍然必须包含它们。”
图5:UCIe主带和边带信号。(来源:新思科技)
研究进程
今天,每个创建包含多个管芯的封装的人都在设计一个他们可以完全控制PHY层和用于通信的协议。它们是否完全符合任何标准并不重要。他们只需要自己的模具之间的兼容性。
“第三方目标市场就像柏拉图的理想世界,”Ilyadis说。“这就是设备之间具有互操作性、即插即用的关键所在。它需要一种更容易获得的封装技术。它需要民主化,以便较小的公司可以访问。”
通信标准只是其中的一块拼图。“要实现真正的即插即用Chiplet市场,必须解决许多问题,”Alon说。“这些Chiplet的突破口是什么?每个Chiplet的占用空间是多少?您为这些中的每一个使用的标准封装是什么?从电源的角度来看,它们如何相互作用?你想要什么分区?有一长串事情还没有人能回答,而且它们是很难回答的问题。”
这需要多长时间?“我在各种会议上与很多人交谈过,”Cadence的HungFung说。“普遍的反应是,它还需要几年时间。我听过人们说5年,我甚至听过人们说10年。UCIe现在发展得如此之快,自成立以来,它可能会更快。”
UCIe必须克服的问题之一是兼容性测试。“你如何从一个供应商那里获得保证与其他供应商的Chiplet互操作的Chiplet?这需要大量的模拟,”Ilyadis说。“然后你把它放在一起并希望它能起作用,因为很难进行探测。必须有一种机制,可以通过这种机制了解实际界面并能够看到正在发生的事情。这种可测试性,即芯片到芯片的验证,与验证任何设备的内部结构一样重要。”
这个过程正在开始。“当我们开发IP时,我们也会开发测试芯片,”Synopsys的Posner说。“通过测试芯片的开发,我们获得了满足性能所需的重要专业知识。我们对各种中介层拓扑和路由配置进行了大量分析。这正是公司过去在使用专有接口时所积累的知识。我们正在获取这些信息,并将其作为我们设计可交付成果的一部分作为交换。”
这些现在将集成在包装中的事实增加了一些复杂性。“总会有硅验证的概念,”Synopsys的Mota说。“任何知名的IP供应商都会构建包含多个裸片的测试芯片,以便我们可以进行实际的硅片测试。虽然这是在我们自己的模具之间,但我们也在做超出我们自己模具的事情。我们正在与其他公司合作,尝试与他们合作。这就是UCIe定义为互操作测试的原因。这将是测试包中的一个小型PlugFest。它可能会使用通过UCIe连接的类似模具或参考设计的东西。然后您可以测试芯片到芯片的接口。这些测试必须包含很多功能,以确保它能为您提供非常高的覆盖率。”
真正的通用性
UCIe1.0真的通用吗?离得很远。它采用单一用例并定义了解决该市场问题的标准。它没有考虑消费市场,因为成本是一个更大的因素,或者可能需要集成模拟和射频芯片。它没有解决汽车等市场对半导体提出特定要求的需求。
Ilyadis说:“如果你看一下已经开发的很多IP,它的目标是7nm、5nm甚至3nm。这不是您将用来构建模拟设备的技术。这是一个具有16G比特时钟速率的低压接口,它将把您推向前沿节点。这对异构数字系统非常有用,但我认为它不会提供完整的Chiplet阵列。”
可用IP正在跟踪推动该标准的当前用户。“你今天听到公司谈论的是更高的速度,推动更高的数据速率,非常高的带宽,”Mota说。“但你必须将其与标准定义的内容以及标准要求你支持的内容区分开来。在您的实施中,您必须启用低频操作,以便您可以与根据流程节点的性质不能达到每秒60兆比特的设备进行互操作。有些东西需要保持低数据速率。他们可以与这些电路互操作。”
随着时间的推移,还有其他问题将得到解决。一个这样的问题是由互连的范围引起的,正如今天为中介层和桥定义的那样。Farjadrad说:“GPU消耗数百瓦特,并且可以在°C至°C的高温下运行。”“但是可能与它们相邻的DRAM不能在高温下运行。它必须在80°至85°的范围内运行。由于这种温度串扰,它们的运行速率受到限制。”
结论
在一个封装中组合多个裸片仍然是当今被一些最大的半导体公司使用的技术,但它被视为延续摩尔定律的最光明希望之一。开拓前进道路的领先公司必须解决许多问题,特别是如果最终目标是供应商之间即插即用的Chiplet的普及。
到达那里将采取许多尝试,因为不可能在一次改进中解决更大的问题。许多部分未来可能会被定义,其中一些基于继承的有效解决方案;同样几率的,这种方法未必对于所有应用程序都是最佳的解决方案。
没有人能预见未来,而试图预测它往往是徒劳的。该行业在过去的基础上有着成功的记录,尽管众所周知,这些决策中的许多在今天都非常不理想。